O que é um sinal em VHDL?

VHDL (VHSIC Hardware Description Language) é uma linguagem de descrição de hardware utilizada na automação de design eletrônico para descrever sistemas digitais e de sinais mistos, tais como matrizes de portões programáveis em campo e circuitos integrados. VHDL também pode ser usada como uma linguagem de programação paralela de propósito geral.

Variáveis vs. Sinais em VHDL

Variáveis e Sinais em VHDL parecem ser muito semelhantes. Ambos podem ser usados para guardar qualquer tipo de dados que lhes tenham sido atribuídos. A diferença mais óbvia é que as variáveis usam o símbolo: atribuição, enquanto os sinais usam o símbolo <= atribuição. Entretanto, as diferenças são mais significativas do que isso e devem ser claramente entendidas para saber quando usar qual delas. Se você precisar de uma atualização, tente esta página sobre variáveis VHDL.

Sinais vs. Variáveis:

Variáveis só podem ser usadas dentro de processos, sinais podem ser usados dentro ou fora de processos.

Ainda variável que é criada em um processo não pode ser usada em outro processo, sinais podem ser usados em múltiplos processos embora eles só possam ser atribuídos em um único processo.

Variáveis precisam ser definidas após o processo de palavra-chave, mas antes da palavra-chave começar. Os sinais são definidos na arquitetura antes da instrução de início.

Variáveis são atribuídas usando o símbolo := atribuição. Os sinais são atribuídos usando o símbolo de atribuição <=.

Variáveis que são atribuídas imediatamente tomam o valor da atribuição. Os sinais dependem do código se's combinadas ou seqüenciais para saber quando o sinal toma o valor da atribuição.

O mais importante a entender (e a maior fonte de confusão) é que as variáveis tomam imediatamente o valor de sua atribuição, enquanto os sinais dependem de se o sinal é usado em código combinadas ou seqüenciais. Em código combinatório, os sinais tomam imediatamente o valor da sua atribuição. Em código seqüencial, os sinais são usados para criar flip-flops, que inerentemente não assumem imediatamente o valor de sua atribuição. Eles tomam um ciclo de relógio.

Credit:

- Wikipedia

- Variables vs. Signals in VHDL